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Layout-Design für CMOS Analog-Schaltung
Jan 20, 2018

Die Realisierung von modernen CMOS-Technologie-System wird immer komplizierter, arbeiten schneller und schneller, und die Arbeitsspannung ist mehr und mehr niedrig, während die Verringerung der Gerätegröße spart Chipfläche, reduzieren den Stromverbrauch, verbessern die Eigengeschwindigkeit, aber unterschiedliche Modul das Übersprechen und Layout-Design der nicht ideal, stark begrenzt die Geschwindigkeit und Genauigkeit des Systems, so dass die Layout-Design ist ein wichtiger Aspekt der analogen Schaltungsentwurf der analogen Schaltungseinheit, gibt es zwei Prinzipien: um die Chipfläche zu minimieren und die parasitären Komponenten beeinflussen auf Die Leistung der Schaltung fiel auf den niedrigsten in diesem Papier hauptsächlich führt analoge Transistoren und Symmetrie Interdigitalschaltung Layout. Eine kurze Beschreibung der Implementierung des Widerstands- und Kondensatorlayouts und Realisierung der Verbindung.


1 CMOS-Einheitsschaltung mit Faltmethode

In der tatsächlichen MOS-Schaltung gibt es einen parasitären Widerstand und eine parasitäre Kapazität. Diese Art von parasitären Parametern wird hauptsächlich durch die Form des Gates bestimmt. Da die Gate-Fläche durch das Design der Schaltung bestimmt wird, ist es unmöglich, die Layout-Einheit zur Reduzierung der Gate-Kapazität der Vorrichtung einzurichten, aber wir können einige andere parasitäre Kapazitäten durch Einstellen der eingestellten Form der Vorrichtung, wie z PN-Übergangskapazität. Bei analogen integrierten Schaltungen nimmt aufgrund des großen Einflusses der Größe der Knotenkapazität die dynamische Leistungsfähigkeit der Schaltung, die MOS-Röhre mit dem gleichen Breitenlängenverhältnis, die parallele Transistorstruktur eine Struktur des gemeinsamen Source- und Drain-Bereichs an, die stark reduziert wird Gesamtfläche der Source- und Drain-Bereiche, wodurch gleichzeitig die Knotenkapazität verringert wird. Reduzierter Source- und Drain-PN-Sperrschicht-Kapazitätspol der MOS-Vorrichtung, um die dynamischen Eigenschaften der Schaltung zu verbessern.

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Erfahrungsgemäß sollte die Breite jedes Fingertransistors unter Verwendung einer gefalteten Gate-MOS-Röhre so gewählt werden, dass sichergestellt ist, dass der Gate-Widerstand des Transistors kleiner als der Kehrwert seiner Transkonduktanz ist. Bei rauscharmen Anwendungen sollte der Gate-Widerstand 1 / gm, 1/5 bis 1/10 sein, und die Anzahl der parallelen MOS-Röhren ist auch die Anzahl der Interdigits, die durch die Kanalbreite W der Vorrichtung und des Kanals bestimmt wird Breite des kleinen MOS-Rohrs entsprechend jedem Interdigital. Zusätzlich zur Berücksichtigung der Leistungsoptimierung eines einzelnen Bauelements muss das Seitenverhältnis einer MOS-Röhre mit geringer Größe auch die von allen parallelen Bauelementen belegte Fläche, die Layoutanforderungen des Layouts und den Einfluss der Prozessdispersion berücksichtigen.


Wenn Interdigitalstruktur angenommen wird, hat der unterschiedliche Gabelindex einen unterschiedlichen Einfluss auf die Leistung der Schaltung. Die folgenden 3 fingerartig ineinandergreifenden Finger und 4 ineinandergreifende Vorrichtungsstrukturen werden als Beispiele genommen, um die Ähnlichkeiten und Unterschiede zwischen ungeradzahligen und geradzahligen Interdigits zu veranschaulichen. Wie in Abbildung 2 gezeigt.

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Die ungeradzahlige Vorrichtungsstruktur ist in dem Bereich der Source-Leckfläche gleich, das heißt, die gleiche Source-Kapazität und der Drain-Kondensator. Für die Vorrichtungsstruktur des geradzahligen Fingers ist die Anzahl der Source-Leckage-Regionen nicht gleich und die Differenz zwischen den beiden ist eine aktive Region. Daher ist die Gesamtfläche von Source und Drain unterschiedlich, daher ist auch die entsprechende Kapazität unterschiedlich. Beim Entwurf des Layouts müssen wir überlegen, welcher Pol für die Kapazität empfindlich ist, und dann die Fläche des entsprechenden Pols reduzieren. Je kleiner die Fläche, desto kleiner die Kapazität.


Aus der obigen Analyse sollte bei der Auslegung des Interdigitaltransistors soweit wie möglich die Verwendung des ungeraden Interdigitalverfahrens auf einen Transistor in eine Vielzahl von parallelen Fingertransistoren angewendet werden, obwohl dies die Vorteile des Reduzierens des Gatewiderstandes hat, aber die Kapazität signifikant erhöht um die Source- und Drain-Region. Für ungerade Faltungszahlen (der Gabelindex ist N) gilt die umliegende Kapazität des Source-Drain-Bereichs:

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E ist die Länge des Leckbereichs, W ist die Breitenvariable und Cjsw ist die Seitenwandkapazität der Einheitslänge.


Es wird aus der oberen Form gefunden: Wenn das W der MOS-Röhre sicher ist, müssen die N und E viel kleiner als der W-Wert sein, um die Kapazität Cp um die Source-Leckfläche herum zu reduzieren. In der Praxis wird dieses Prinzip jedoch manchmal im Widerspruch zu der Verringerung des Gate-Rauschverhältnisses stehen, und die entsprechende Methode sollte entsprechend der praktischen Anwendung angenommen werden.


2 Fehler und Fehlanpassung der MOS-Röhre

Die elektrischen Eigenschaften der identischen Vorrichtungen sind nach Abschluss des Prozesses und der Materialeigenschaften und parasitären Effekte nicht exakt dieselben. Daher müssen die einzelnen Geräte und der Layout-Entwurf, das Gerät vollständig das Mismatch- und Fehler-Problem berücksichtigt werden, durch das Layout-Design, um den Mismatch-Fehler zu vermeiden oder zu reduzieren und Abbildung 3 (a) im Differential-Paar als ein Beispiel, Abbildung 3 (b) zwei MOS mit unterschiedlicher Richtung der Röhre, leicht durch Ionenimplantation die anisotrope geometrische Verzerrung durch Fehlanpassung verursacht. Das in Fig. 3 (d) gezeigte Layout ist eine gemeinsame Quellenstruktur. Wenn durch den Injektionswinkel ein Schatten erzeugt wird, befindet sich einer im Drainbereich und der andere im Sourcebereich, wodurch die beiden MOS-Röhren nicht übereinstimmen. Abbildung 3 (c) ist eine gute Symmetrie.

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Im tatsächlichen Layout wird normalerweise eine virtuelle Röhre zu beiden Seiten mit 3 (d) hinzugefügt, um die Symmetrie zu verbessern, wie in 4 gezeigt.

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Es ist wichtig, dass in Richtung der Linie in der CMOS-Schaltungssimulation, wie in 5 (a) gezeigt, eine freie Metallleitung durch die M1-Seite vorhanden ist, die die Symmetrie reduzieren wird, was eine größere Fehlanpassung zwischen M1 und M2 verursacht , um den Einfluss der Umgebung zu reduzieren, neben der M2-Symmetrie platzieren Sie einen gleichen Draht (oder suspendiert), wie in Abbildung 5 (b) gezeigt, um den Mismatch-Effekt von MOS-Rohr in die gleiche Richtung zu vermeiden, wie Wie in Fig. 6 gezeigt, kann das kreuzkomplementäre Prinzip, jede MOS-Röhre und MOS-Röhre in einer geraden Anzahl, dann kreuzweise angeordnet werden, die Realisierung eines "konzentrischen Layouts". Dies ermöglicht eine Übereinstimmung zwischen M1 und M2. Unter Berücksichtigung des Bleifaktors wird die Verdrahtung jedoch komplexer und die Verdrahtungssymmetrie wird schwieriger. Daher wird diese Form nur in dem Eingangsport eines Operationsverstärkers mit hoher Präzision verwendet.

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3 Widerstandsanpassung und Kapazitätsanpassung

Der Übereinstimmungsgrad des polykristallinen Widerstands ist eine Funktion der geometrischen Größe. Die meisten Regeln für das Layout des MOS-Bausteins gelten auch für den Widerstand. Der Widerstand langer und breiter Proportionen, die streng definiert sind, muss aus dem gleichen Einheitswiderstand in Reihe oder parallel (in der gleichen Richtung) bestehen. Beim Entwurf einer Struktur mit proportionalem Widerstand beziehen sich die elektrischen Eigenschaften der Schaltung hauptsächlich auf die proportionale Genauigkeit, aber sie haben eine schwache Funktionsbeziehung mit der Absolutwertgenauigkeit eines einzelnen Widerstands. Im Layout-Design verwenden diese Proportionalwiderstände häufig die Matrixverbindungsstruktur, um den Proportionalitätsfehler zu reduzieren.


Für Schaltungen mit hoher Präzision muß das Layout des Kondensators den obigen Prinzipien für Transistoren und Widerstände folgen. Der Fehler der Kapazität kommt hauptsächlich von dem Fehler der Fläche und der Dicke der dielektrischen Schicht. Es ist also ähnlich dem proportionalen Widerstand. Wenn jede kleine Kapazität durch den Prozessfehler erzeugt wird, kann der Anteil der Kapazität unverändert bleiben.


4 Verdrahtungsdesign der Eliminierungskopplung

Die Kapazität zwischen den Signalleitungen kann einen Kopplungseffekt bilden. Die folgenden zwei Fälle haben die Bildung von Kapazität:

(1) die zwei Signalleitungen überlappen sich in verschiedenen Schichten, um überlappende Kondensatoren zu bilden.

(2) die zwei Signalleitungen sind parallel zu der gleichen Schicht und bilden eine parallele Kapazität.

Es ist möglich, die Überlappungskapazität und die Parallelkapazität zu reduzieren, indem die Überlappungsfläche und die parallele Länge zwischen den Leitern reduziert werden und ein Leiter mit einem geerdeten oder festen Potential zwischen zwei parallelen Leitern verbunden wird, um das Übersprechen zwischen ihnen abzuschirmen.


Der Widerstandseffekt der Stromleitung verursacht auch eine Kopplung, wodurch die Spannung instabil wird und das Rauschen erzeugt wird, und die Stromleitung kann verkürzt oder erweitert werden, um den Widerstand zu verringern.

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