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Umgang mit falschem Fehler bei der Überprüfung von hierarchischen Entwurfsregeln
Mar 01, 2018

Mit der Erweiterung der Skala von integrierten Schaltungen (IC) ist die hierarchische Designmethode zum Mainstream des IC-Designs geworden. Da das Scatter-Layout-Verifizierungstool Daten vom gesamten Layout bis zur Chip-Ebene verarbeitet, dauert die Verifizierung für das moderne IC-Layout oft Dutzende von Stunden und kann oft nicht ausgeführt werden, weil der Speicher nicht ausreicht. Auf diese Weise wird ein hierarchisches Layoutverifikationsverfahren vorgeschlagen, das die hierarchische Struktur des Layouts verwendet, um die verschiedenen Einheiten jeweils zu verifizieren. Die hierarchische Entwurfsregelprüfung (DRC) ist ein wichtiges Werkzeug im hierarchischen Layoutverifizierungssystem. Im modernen VLSI-Layout werden viele Einheiten wiederholt aufgerufen, während hierarchische DRC alle Arten von Einheiten nur einmal überprüft. Daher wird hierarchische DRC den Verarbeitungsaufwand erheblich reduzieren und die DRC-Laufzeit verkürzen. Da nur eine Einheit nur jedes Mal gehandhabt wird, wird gleichzeitig auch der Speicherbedarf signifikant reduziert.


Darüber hinaus setzt der klassifizierte DRC die Fehler, die in der entsprechenden Einheit gefunden wurden, und erleichtert es dem Designer, ihn zu modifizieren. Dennoch hat der in der Literatur vorgestellte hierarchische DRC-Algorithmus mehr oder weniger Einschränkungen im Layout. Wenn es darum geht, wird es eine Reihe von speziellen Problemen der hierarchischen Methode geben. Unter diesen Problemen scheint das Problem von Falsch und Falsch besonders schwierig zu sein. Zur Lösung dieses Problems ist es von großer Bedeutung für die praktische Anwendung von abgestuften DRC.


Der kurze Ablauf des hierarchischen DRC-Algorithmus ist: Durchqueren des Einheitsaufrufbaums in der Rückwärtssequenz und Aufbrechen des DRC-Graphensatzes jeder nicht geprüften Einheit als Streu-DRC. Der DRC-Graphensatz einer Einheit besteht aus den folgenden Elementen: der Grafik der Einheit selbst, der Abstraktion jeder Untereinheit der Zelle, dem Graph, der durch den Überlappungsbereich seiner Unterzellen abgedeckt ist, und dem Graph, der durch den Überlappungsbereich abgedeckt wird des Einheitsgraphen und der Unterzelle. Gemäß einem solchen Prozess erzeugt die hierarchische DRC falsche Fehler, hauptsächlich deshalb, weil die grafische Operation beim Bilden der DRC-Grafik nicht geeignet ist, was die ursprüngliche Form des Graphen verändert und die Einheit selbst unvollständige Graphiken aufweist. In diesem Papier werden die entsprechenden Lösungen vorgestellt.


1 Falscher Fehler durch unsachgemäße Grafikoperation

1.1 Extraktionseinheit Abstraktion

Im IC-Layout sind die Zelle und die Außenwelt normalerweise nur der Grenze ausgesetzt. Daher wird das Zeichnen der DRC innerhalb der Einheitenskala als eine Einheitenabstraktion verwendet, um zu überprüfen, ob die Entwurfsregel zwischen der Einheit und den externen Grafiken verletzt ist. Die Einheitenabstraktion, die direkt aus dem peripheren Ring der Zelle extrahiert wird (dh logische UND-Operation), ist in der Lage, die DRC-Prüfung der umgebenden Grafiken zu erfüllen, wenn sie aufgerufen wird. Aber weil das Schneiden die Form der Originalfigur verändert, kann es beim Überprüfen der abstrakten Grafiken zu falschen Fehlern kommen. Wie in Fig. 1 (a) in der Einheit gezeigt, sind die Schneideinheiten wie in Fig. 1 (b) im Schatten gezeigt abstrakt, wenn die Abstraktion durch andere Einheiten als gestreute DRC in einer Rufeinheit die Breite von 2 überprüfen der ursprünglichen graphischen Grafik für war nicht falsch, aber in Abbildung 1 (b) von abgeschnitten wird ein Block falsch sein. Aus dem gleichen Grund wird die Überprüfung der konkaven Breite der Figur 1 zu einer Überprüfung des Intervalls derselben Schicht, und natürlich ist es noch mehr falsch.

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Von wo die graphischen Operationstools und das verstreute DRC-Tool den Musterextraktionseinheitsfall nicht erkennen, müssen wir einen neuen Weg einschlagen: Solange es einen Rückgang in dem Graphikeinheitsring gibt, behalten die Graphiken der Holeinheit das Original bei abstrakte Grafiken, Abbildung 1 (c) extrahiert auf diese Weise die Einheit der Abstraktion, die die vollständige Grafik 1 und Grafik 2 enthält, wird nicht mehr zu falschen Fehlern führen.


1.2 Zeichnen unter dem Overlay

Wenn die Zelle ein Diagramm in der Tiefe (oder Überlappung) hat, wenn die Unterzelle überlappt, verletzt der innere Graph der Unterzelle möglicherweise die Entwurfsregel mit der Außenwelt. Daher müssen wir das überlappende Einheitsdiagramm zur Überprüfung vorlegen . Aus dem gleichen Grund sollten wir die Form des ursprünglichen Graphen nicht ändern, wenn das Unterzellengraph unter dem Graphen der Extraktionseinheit bedeckt ist, und der Subeinheitsgraph durch den überlappenden Bereich der Subzelle abgedeckt sein, anderenfalls wird es auch erzeugen falscher Fehler

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Abbildung 1 in Abbildung 2, Abbildung A, geht tief in seine Untereinheit B, die Überlappung zwischen den Teilen B und C, und vergrößert den Überlappungsteil einer DRC - Größe, wie in der gestrichelten Linie des Diagramms dargestellt Abdeckung, sollte es die ganze Figur sein, anstatt den Teil durch die gestrichelte Linie geschnitten. Daher sollten die Graphikeinheiten 2, 3 und C der vollständigen B-Einheit extrahiert und in den DRC-Graphensatz ihrer Elterneinheit A aufgenommen werden.


2 Falscher Fehler durch unvollständige Grafik der Einheit

Für eine Vielzahl von Design-Überlegungen, können unvollständige Grafikelemente, wie ein Bus oder ein halbes Loch auf der Einheit allein, wie DRC wird sich beschweren, aber die Einheit wurde ausgelöst, durch die Kombination mit anderen Grafiken, und kein Fehler. Wie in Abbildung 3 gezeigt. Dies ist offensichtlich ein falscher Fehler. Die Existenz einer solchen Situation bringt große Schwierigkeiten für die hierarchische DRC, die von der Einheit verarbeitet wird. Es zwingt die hierarchische DRC, die Zelle und ihre aufrufende Umgebung zusammen zu betrachten.

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In diesem Zusammenhang werden folgende Maßnahmen vorgeschlagen:

(1) Die Einheit der Fehler Graph Transformation auf die Chip-Ebene, entfernen Sie die umliegenden verwandten Grafiken, wieder geschlagen DRC, aufgrund von fehlerhaften Grafiken und verwandten Grafiken ist sehr klein im Vergleich zu der Anzahl der verstreut auf der Grafik-Chip-Ebene insgesamt, so die Verarbeitung Geschwindigkeit als DRC kann. Das Endergebnis ist, die falschen Ergebnisse von DRC loszuwerden.

(2) In dem Chip, wo die Einheit zuerst erscheint, wird die Einheit in einen Satz von DRC-Graphiken gesetzt, die ursprünglich für eine Streuungsüberprüfung verwendet wurden, und die späteren Aufrufe werden abstrahiert. Brechen Sie das gesamte Layout dieses Layouts für DRC, wie in Abbildung 4 gezeigt. Dies ist eigentlich eine Variante der hierarchischen DRC, die alle Einheiten auf Chip-Ebene zu verarbeiten, und repetitive Teile ausgraben, um die Arbeitsbelastung von DRC zu reduzieren. Gleichzeitig überprüft es die Umgebung des Chips auf Chip-Ebene. Diese Methode eignet sich zum Umgang mit Layoutregeln und regulären Überlappungen.

(3) Im tatsächlichen Layout, aufgrund von unvollständigen Grafiken in fast allen Einheiten um das Gerät in der Einheit und abstrakte abstrakte Grafiken, wird in der Einheit jedes Mal, wenn die umgebende Umwelt mit Inspektion aufgerufen wird, kann daher in Flat-Check gemacht werden auf jeder Einheit von DRC-Mengen von Figuren, die nicht die Einheit umfassen, die die Einheit der Abstraktion innerhalb der umgebenden DRC-Grafiken ist, werden in der Einheit angehoben, es kann den erzeugten falschen Fehler reduzieren, benötigt jedoch Grafikverarbeitungswerkzeuge und DRC-Werkzeuge kann wo Mustererkennung aus streuen.

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(B) Jede Einheit in dem DRC-Graphiklayout auf Chipebene, wie der Schattenteil des Diagramms, von denen B-1, C-1, D-1 das erste Auftreten von B-, C-, D-Einheiten sind.

Fig. 4 ein hierarchisches DRC-Chip-Ebenen-Grafik-Layout für eine Vielzahl von Varianten


Die obigen Methoden haben ihre eigenen Beschränkungen. Wenn wir die in Fig. 5 gezeigte invertierte Layoutbaummethode kombinieren, integrieren wir (2) und (3) zwei Wege, berücksichtigen verschiedene Umweltfaktoren von Chips auf der Chipebene und führen eine hierarchische DRC aus, die den Pseudofehler besser lösen kann Problem. Der invertierte Layout-Baum zeichnet die Rufbeziehung der Einheit auf allen Ebenen auf und kann dazu verwendet werden, die aufrufende Umgebung der Einheit zu finden. Zum Beispiel für das Layout-Layout der Fig. 5 (a) ist der invertierte Layout-Baum der Einheit D wie 5 (b). Es zeigt, dass Einheit D zweimal in B und 3 Mal in C aufgerufen wird. In Chip A wird Zelle D 3 mal direkt von A als Untereinheit von B und C aufgerufen und indirekt von A 7 Mal aufgerufen . Daher erscheinen auf A-Ebene 10 D-Einheiten auf dem gesamten Chip. Um den durch unvollständige Grafik verursachten Fehlfehler zu eliminieren, sollte das Gerät in der Chip-Ebene zusammen mit seiner Umgebung berücksichtigt werden. Die Verwendung von hierarchischem DRC kann die Effizienz verbessern, hauptsächlich basierend auf der Umgebung mit mehreren Einheiten im hierarchischen Design-Layout. Zum Beispiel, obwohl die Einheit D im Chip A 10-mal aufgerufen wird, sind nur zwei benachbarte Fälle in der DRC-Prüfskala neben dem D oder neben dem E angeordnet. Daher sollten nur diese zwei Bedingungen als die Umgebung des D untersucht werden D.

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(Einheit D wird als eine Untereinheit von B1 und B2 aufgerufen. Als Untereinheit von C werden C1, C2 und C3 aufgerufen; A8, A9 und B werden direkt als Untereinheiten A aufgerufen, da sie indirekt durch Aufrufen von und aufgerufen werden anruft.)


Der Fehler der Einheit in verschiedenen Umgebungen sollte in den Fehlersatz der Einheit gesetzt werden, dh der von jeder Einheit gemeldete DRC-Fehler sollte das Ergebnis der eingestellten Überschneidungsoperation sein. Der umgekehrte Baum ist leicht, die am besten geeigneten Einheiten mit den falschen Ergebnissen zu versehen, so dass das Ergebnis der Klassifizierung erhalten wird, um es leicht zu modifizieren. Zum Beispiel, in 5 (b), sollten D's Fehler in allen Aufrufen auf der Chip-Ebene in D gemeldet werden. Fehler, die nur in A1, A2, A3 und A4 auftreten, werden in der B-Einheit gemeldet. Der Fehler, der nur in A3 aufgetreten ist, wird in A-Einheit gemeldet.